2021年12月6日（月）
SEMICON Japan 2021 Hybrid 未来を探る視点6
微細化による半導体チップの進化は、後工程の革新が大前提
株式会社エンライト 伊藤 元昭
パッケージを中心とした後工程の技術が、半導体チップの付加価値工場の手段として、これまで以上に重要になってきています。世界中の、あらゆる産業の企業が取り組むデジタルトランスフォーメーション（DX）の成否は、半導体の後工程技術の進化が握っていると言っても過言ではないかもしれません。
新世代の後工程用の装置・材料、プロセス技術は、SEMICON Japan 2021 Hybridでの、出展社の展示やセミナーの講演の注目テーマのひとつとなります。ここでは、微細加工技術の進歩が半導体チップの進化に寄与するためには、後工程技術での革新が必要不可欠になっていることを解説し、後工程技術に関わる最新動向を紹介します。
微細加工技術は継続的進化、ただしチップ量産には新たな発想が必須
EUV露光技術の実用化によって、微細加工技術の継続的進化にメドが立ってきました。しかし、これまでとは少し事情が異なる点もあります。オングストローム・オーダーでの精緻な加工技術を使って微細な素子を形成できたとしても、1チップに搭載される100億個を超えるような素子の特性を均一に作り込み、高い歩留まりでチップを製造することが困難になってきていることです。
一般に最先端の半導体チップは、集積する素子の数が多く、チップ面積も大きいため、どうしても歩留まりが低くなりがちです。微細加工技術の難易度が高まり、さらには微細素子を形成するプロセスが複雑化したことで、ビジネスとして成立する歩留まりまで高めることが次第に困難になってきたのです。この点は、半導体の微細化をリードしてきた実績ある半導体メーカーが、10nmノード以降のチップ量産に苦戦するようになったことからも分かります。
こうした困難な状況を打開するため、「チップレット」と呼ばれる技術への注目が高まり、商用チップの製造への導入が進められるようになりました（図1）。チップレットとは、別々のウエハーで製造した複数のチップを組み合わせ、インタポーザ上に搭載してチップ間を密につなぎ合わせ、これまで1チップ化していた大規模回路を複数チップで構成できるようにする技術です。
図1 チップレットを使って、大規模チップを安定生産
（左）チップレットを使って構成したAMDの大規模CPUの例
（右）チップレットのコンセプト
出典：（左）AMD、（右）「DAC 2020」でのBroadParkの講演資料
比較的小規模な回路を搭載した、小さな面積のチップレットを作ることで歩留まりを高め、さらに不具合を抱えていないチップレットだけを選別してインタポーザ上に実装することで、チップ全体の歩留まりを高めることができます。また、チップレットごとに、回路の特性に最も適したプロセスを適用できるようになるため、回路性能の向上やさらなる歩留まりの向上、さらにはDRAMやフラッシュ、アナログ回路、RF回路といった異質な回路の混載も自在にできるようにもなります。加えて、3次元実装を行えば、チップの小型化にも寄与します。チップレット間は、パッケージ基板上の配線でつなぐMCM（Multi Chip Module）を使う場合もありますが、元々1チップで作りたい大規模回路をチップレット化する際には、高密度、広帯域での配線が可能なインタポーザが使われます。
ちなみに、子ブタのことを英語で「piglet」と呼びますが、これにならって大規模チップの前段階となる小さなチップという意味で、チップレットと呼ぶようになったようです。アプリケーション・ソフトの機能を分割・小型化したものを「アプレット」と呼んでいるように、IT業界では馴染み深い表現だと言えます。
微細加工技術をリードする企業から、チップレットの採用が進む
TSMCは、10年ほど前から「InFO（Integrated Fan-Out）」や「CoWoS（Chip-on-Wafer-on-Substrate）」と呼ぶ新たな後工程技術に注力してきました（図2）。これらはいずれも、チップレットを1パッケージ化するための後工程技術です。これらのうち、InFOとはシリコン貫通ビア（Through Silicon Via：TSV）を使わずにインタポーザ上で複数のチップレットを集積する技術を指し、CoWoSとはTSVを使ってより高密度かしてチップレットを集積する技術を指します。
図2 TSMCのInFOとCoWoSをSoCとチップレットの実装に適用した例
出典：TSMC
現在の同社は、7nm、5nm、3nmと微細加工技術の実用化で業界をリードし、最先端チップは、同社に生産委託しないと実現できないかのような状況になっています。このように微細加工技術の実用化でリードできた背景には、いち早くEUV露光の導入に踏み切ったこともありますが、InFOやCoWoSといった新しい後工程技術の実用化で先行したことも見逃せない要因になっています。InFOはAppleのスマートフォンなどに搭載されているSoCなどの製造に、CoWoSはNVIDIAのGPUやXilinxのFPGA、AMDのCPUなどの製造に使われています。
そして今では、量産レベルでの微細化でTSMCに先を越された格好になった企業が、後工程での技術革新を急いでいます。Intelは「EMIB（Embedded Multi-Die Interconnect Bridge）」や「Foveros」、Samsung Electronicsは「I-Cube」や「X-Cube」と呼ぶ、TSMCのInFOやCoWoSに相当する技術の導入を進めています。
今後も半導体チップの大規模化と高性能化を推し進めていくため、チップレット間をつなぐ後工程技術には、さらなる配線の高密度化、広帯域化、低消費電力化が求められています。インタポーザの新たな構造や製造プロセス、さらにはチップレットを3次元的に積層する手法、それらを実現するための新装置・新材料が求められるようになることでしょう。
TSMCは、TSMCが茨城県つくば市に後工程の材料開発の拠点「3DIC研究開発センター」を設けることを決めました（図3）。そのニュースが報じられた際、「TSMCの進んだ微細加工技術を扱う前工程の開発拠点ではないのか」とがっかりした人もいるかもしれません。しかし、TSMCにとって、後工程での技術革新は明日のビジネスの生命線だと言えます。装置・材料分野でリードする日本企業が取り組むべき新規の研究開発テーマがたくさん出てくるのではないでしょうか。
図3 TSMCが後工程技術の開発拠点をつくばに設置
（左）TSMCジャパン3DIC研究開発センターが材料・プロセス技術を評価・検証するための研究開発用パイロとラインを置く、
産業技術総合研究所つくば西事業所の高機能IoTデバイス研究開発棟
（右）TSMCが産総研と共同開発する部分の開発テーマ
出典：産業技術総合研究所
後工程は、クルマの電動化やカーボンニュートラル実現の鍵となる、パワー半導体のさらなる高性能化、高効率化でも極めて重要な技術です。また、第5世代移動通信システム（5G）以降の高速無線通信で用いるミリ波帯やテラヘルツ帯といった超高周波数の電波を扱うRFチップの実装でも、新たな発想の技術が必要になります。そして、そこでは新たな装置や材料のニーズがたくさんあります。後工程の技術トレンドから目が離せません。