2022年9月5日（月）
チップレットの標準規格「UCIe」がもたらす、半導体産業の新展開
株式会社エンライト 伊藤 元昭
半導体チップをさらに進化させていくうえで、チップレットをはじめとする後工程技術の重要性が急激に高まっていること。さらには、この領域で、日本が最先端技術の開発最前線になることを前回のブログ「半導体産業の主役へと躍り出た後工程技術、日本が先端開発の最前線」で紹介しました。こうした潮流が顕在化する中、2022年3月2日、米国からチップレットの仕様を標準化するというニュースが飛び込んできました。
チップレット間インタフェースの通信方式を標準化し、オープンなチップレットエコシステムの構築を狙うコンソーシアム「UCIe」が設立され、最初の仕様である「Universal Chiplet Interconnect Express（UCIe） 1.0」が公開されました（図1）。同コンソーシアムには、初期メンバーとして、米ASE、米AMD、英Arm、米Google、米Intel、米Meta Platforms、米Microsoft、米Qualcomm、韓国Samsung Electronics、台湾TSMCといった、半導体メーカー、ファウンドリー、半導体後工程受託企業（Outsourced Semiconductor Assembly ＆ Test：OSAT）、IPベンダーといった半導体業界の主要企業だけでなく、独自チップを開発しているIT企業を加えた10社が参画。その後、2022年8月には、中国Alibabaと米NVIDIAもボードメンバーに加わりました。
図1 UCIeのコンセプトと、チップレットの相互利用に向けて整備を目指すエコシステム
出典：UCIe White Paper
カスタムSoPを短期間かつ比較的容易に開発可能に
UCIe 1.0は、コンピュータの拡張バスの仕様であるPCI Expressと、その上でCPUとメモリーなどの間を高速接続するための技術仕様であるCXL（Compute Express Link）をベースにして策定された規格です。ダイ間接続の物理層とプロトコル層、さらにはソフトウエアスタックの仕様を定義しています。大本となる技術はIntelが開発し、権利を寄贈して、全メンバー企業の承認を得てUCIe 1.0として公開しました。
これまで、チップレットを集積したSoP（System on a Package）を開発する際には、チップを設計する企業が、チップレット間をつなぐ際の独自の技術仕様を定義していました。このため、他社が設計・生産したチップレットを調達し、自在に組み合わせて所望の機能・性能のカスタムSoPを気軽に作るというわけにはいきませんでした。半導体チップを集めて、ボード開発するのに比べると、カスタムSoPの開発に踏み切る際の技術的ハードルは極めて高い状態だったと言えます。
近年、米Appleや米Google、米Teslaなど、強いビジネスを展開するIT企業や自動車メーカーが独自のカスタムSoC（System on a Chip）を開発し、自社の製品やサービスを差別化する動きが活発化しています。競合企業も同様のカスタムSoCを開発して対抗したいところですが、さまざまなIPや独自回路などを搭載した大面積SoC全体を自社開発するのには、相応のチップ設計力と資金力が必要になります（図2）。このため、カスタムSoCの開発に踏み切ることができるのは一部の企業に限られていました。
図2 製造プロセスの微細化に伴う設計コストの増大トレンド
出典：UCIe White Paper
UCIe 1.0が標準化されたことで、複数のチップレットを組み合わせたSoPを開発する際に、設計と検証の手間を大幅に削減できます。SoPに搭載するチップレットのうちの要所の1つだけを自社開発し、他のチップを他社調達して、カスタムSoPを開発できるようになります。
新業態の半導体メーカーが登場する可能性も
また、チップレット間をつなぐ技術が標準化に向かったことで、半導体業界では、これまでとは異なる形態のビジネスが活性化する可能性がありそうです。
まず、成熟した半導体チップの製造ラインの価値が高まる可能性があります。モノリシックなSoCでは、チップ全体を同じ製造プロセスで作る必要があるため、チップ上に最先端プロセスで製造する必要のある回路が含まれていれば、チップ全体を最先端プロセスで作る必要があります。チップレットを活用すれば、搭載する回路それぞれで求められる性能に合わせて、最も安価なプロセスで製造できます。このため、UCIeに準拠したチップレットを用意し、ダイ状態で供給すれば、最先端プロセスに対応する工場を持たない半導体メーカーにも、カスタムSoP市場でのビジネスが可能になります。キオクシアやマイクロンメモリジャパンのメモリー工場を除けば、日本にあるロジック系の半導体工場は、成熟した製造プロセスに対応したところばかりです。UCIeを上手に活用すれば、ビジネスを最大化できる可能性があります。
また、前工程プロセスの工場を持たない、設計と後工程の部分だけを行う新業態の半導体メーカーが登場する可能性もあります。一般に、ファブレス半導体メーカーが製造工場を持たない理由は、競争力の高い前工程プロセスを自社保有すると巨額の投資が必要になり、リスクが高まってしまうからです。これが、後工程への投資だけに限定し、さらに外部企業にパッケージ上に搭載するUCIe 1.0準拠のチップレットの製造を委託したり、標準チップレットを調達したりできれば、SoPを自社開発・自社製造するメリットが投資に見合ったものになる可能性があります。
UCIe規格策定での日本企業の活躍に期待
近未来の半導体産業に、新たな展開を生み出す可能性を秘めたUCIeですが、残念なことに、現時点で日本企業の名前はありません。日本でTSMCも参加した3Dパッケージの開発プロジェクトが始まり、先進的な後工程技術の開発が盛り上がっていたタイミングでのUCIe 1.0の発表に、「日本企業は、どうしてUCIeの動きを察知せず、参加しなかったのか」という声も聞かれます。半導体産業の再興に取り組み始めた日本企業こそ、UCIeの普及を促し、有効活用すべきなのではというのが順当な考えでしょう。少なくとも、独自規格を後追いで標準化しても何のメリットもありません。
ただし、標準化された規格はまだ1.0の段階であり、ダイ間接続の物理層とプロトコル層などが定義されただけです。
UCIeのコンソーシアムは、チップレットをより広範なパッケージ上で相互接続させるためのルール作りを進め、カスタムSoP上でのチップレットの統合に向けた顧客の要求に対応していくとしています。そして、ダイやパッケージの物理的な仕様・規格（フォームファクタ）や管理、セキュリティなどのプロトコルの標準仕様の策定を予定しているそうです。今後、さらに高性能なチップレット技術とパッケージング技術の標準化へと発展する可能性は大いにあるでしょう。その際、日本企業が強い半導体後工程用の材料や実装技術で、新たな技術が求められると思われます。とかく、標準化活動では後れを取りがちな日本企業だが、今後のUCIeの発展に向けて大きな存在感を示すことに大いに期待したいものです。
2022年12月14～16日に開催する「SEMICON Japan 2022」に併せて、後工程に特化した国際展示会「アドバンストパッケージング・アンド・チップレット・サミット（APCS）」を同時開催します。そこで、UCIeを活用した新たなビジネスについて、出展社と議論してみてはいかがでしょうか。
Advanced Packaging and Chiplet Summit（APCS）
半導体パッケージング、基板実装分野のトッププレイヤーが集結
会期：2022年12月14日〜16日
会場：東京ビッグサイト 東1・2・3ホール