2023年1月19日（木）
SEMICON Japan 2022 APCS レビュー
APCSで見えた、半導体の進化を支える後工程開発3つの視点
株式会社エンライト 伊藤 元昭
最先端半導体チップのさらなる進化には、微細加工技術の進歩だけでなく、より高度な後工程技術の開発と導入が必要不可欠になってきました。台湾TSMC、韓国Samsung Electronics、そして米Intelなど、前工程の技術開発をリードする半導体メーカー各社は、例外なく、チップレットなど2.5D/3D実装技術の技術開発に注力。前工程と後工程の融合を推し進めています。
こうした半導体の技術トレンドを鑑みて、2022年12月14日から16日に掛けて開催された「SEMICON Japan 2022」と併せて、後工程技術に特化した専門展示会「Advanced Packaging and Chiplet Summit（APCS）」が同時開催されました。そして、会期2日目に当たる2022年12月15日には、会場内SuperTHEATERにて、最先端の後工程技術とその利用技術の開発をリードするキーパーソンが集結。長年後工程での技術開発に携わった見地から、最先端の前工程を活用してチップ開発をする見地から、さらには高度な実装技術を活用して次世代の情報通信システムの創出に挑む見地から、それぞれ後工程技術の進化の方向性と応用システムにもたらされるインパクトを語りました。
今回のAPCSでの各講演者の講演内容をまとめると、半導体技術のさらなる発展を後押しする後工程技術を開発するうえで、以下の3点を明確に意識することが重要になったと言えそうです。（1）システムを構成する回路をより多く1チップ化して集積することが、必ずしも、性能面とコスト面で最適解ではなくなったこと。（2）回路ごとの機能や特性、要求性能に応じて最適な前工程技術を使い分けてチップレットを製造し、パッケージ上で集積するヘテロインテグレーション（HI）の重要性が高まっていること。（3）後工程技術は前工程技術以上に応用システムの技術要件を色濃く反映するため、最適な後工程技術を開発・利用する際にはシステムアーキテクチャの深い理解が欠かせないことです。
ここでは、各講演者が語った、後工程の技術開発トレンドのエッセンスを紹介します。
半導体チップのさらなる進化に向け、後工程の役割は増す一方
日本において2nm以降の先端プロセスでのファウンドリサービスの提供を目指すRapidus 専務執行役員 3Dアセンブリ本部長、APCS実行推進委員会 委員長の折井靖光氏は、「770mm2の巨大チップを4分割すると、4％にすぎなかった初期の歩留まりが21％にまで向上し、実装に要する費用を加えても安価になった」という米AMDが示したデータを紹介。「最先端の半導体コストが高騰し続ける中、コアやメモリーなどチップの構成要素を個別に別チップとして製造し、パッケージ基板上で集積する『チップレット技術』の活用に注目が集まっています。今や、シグナルインテグリティ、パワーインテグリティを考慮しながら、チップレット同士を最短距離でつなげる最先端パッケージ技術の開発が、IT機器の性能向上の鍵を握るようになりました」と語りました。
図1 Rapidus 専務執行役員 3Dアセンブリ本部長、APCS実行推進委員会 委員長の折井靖光氏
これまで半導体業界には、「より多くの回路を1チップ化できれば、性能も、消費電力も、コストも改善するはずだ」といった神話があったように思います。同氏は、もはやそのような神話が通用する時代ではなく、「システム開発の要求に応える前工程と後工程のシームレスな融合による半導体製造工程の再構築こそが、今求められていること」と強調しました。
チップレット技術と最先端微細加工技術を組み合わせて作ったCPUやGPUによってビジネス的な大成功を収めた米AMD Senior Vice President, AMD Technology & Product EngineeringのMark Fuselier氏は、チップの進化に向けた後工程技術の役割は、今後さらに高まるとしています（図2）。同氏は、「かつて汎用プロセッサで実行していた処理が、現在はより機能を特化したGPUで実行されるようになり、今後はさらに機能を特化したドメイン・スペシフィックなプロセッサが処理を担うことになるでしょう。つまり、ハードウエアの専用化が進むわけです。後工程技術をさらに高度化し、より多様なチップを、効率的かつ低コストで生産するためにはモジュラーデザインを進歩させる必要があります」と話しました。
図2 米AMD Senior Vice President, AMD Technology & Product EngineeringのMark Fuselier氏
こうした時代の変化にいち早く気付き、前工程と後工程の融合をビジネスの中で実践しているのが台湾TSMCです。同社はチップレット技術を使いこなしたからこそ、7nmや5nmといった最先端の微細加工技術を量産チップの製造に適用し、顧客企業に有力な付加価値を与えることに成功しました。ただし、そんな時代の先駆者であるTSMCであっても、自社だけで後工程をさらに進化させることはできないのだと言います。
2021年3月に設立され、2022年6月にクリーンルームを完成させたTSMCジャパン3DIC研究開発センター バイスプレジデント センター長の江本裕氏は、「半導体の材料や基板、装置に強みを持つ日本のパートナーとTSMCの世界の顧客をつなぐことで、3D Fabric・3D ICの新たな市場を創出します」と語っています。そして、TSMC Vice President of Quality and Reliability and Advanced Packaging Technology and ServiceのJun He氏は、「歩留まりと信頼性を高めるためのチップレットと基板をつなぐボンディング材料など、後工程関係には新材料の開発が求められる部分が少なからずあります。また、AMHS（自動搬送機）やオートメーション装置、ダイシング装置、表面実装装置、プローバー、インライン＆COA（試験成績書）の手法など日本固有の技術も多く、こうした部分でのさらなる進歩を期待したいところです」と語っています（図3）。
図3 TSMC Vice President of Quality and Reliability and Advanced Packaging Technology and ServiceのJun He氏
ヘテロインテグレーションで償却済ラインの価値が向上
これまでは、より多くの回路を1つのダイに集積するための技術開発が盛んにおこなわれてきました。組み込みマイコンなどの開発では、フラッシュメモリーやDRAMなど、ロジックとは異質なプロセスで作る回路を混載する技術が使われましたが、その難易度の高さは筆舌に尽くしがたいものがありました。それでもモノリシックなアプローチを追求していたのは、パッケージングの段階で回路を集積するよりも、性能面からも、コスト面からもメリットがあると考えていたからです。
しかし今や、必ずしもすべての回路を1チップ化することが得策ではない時代になりました。今後、チップレット技術はさらに高度に進化し、半導体チップの設計者をモノリシックの呪縛から解き放つことでしょう。そして、これまで集積化できなかった、パワーデバイスやRFデバイス、光デバイスなども自在に集積し、さらには償却が終わったラインで作ったロジックチップもチップレットとして新たな価値を宿す可能性が出てきます。
米Intel FellowのRavi Mahajan氏は、講演の中で同社が開発を進めるチップレット技術を中心としたパッケージング・アーキテクチャについて解説。その中で、「コンピュータの継続的な性能向上に向けて、HIの重要性が高まっています」と強調しました。同氏はHIの最新適用例として同社のHPC向けGPU「Ponte Vecchio」を挙げました。Ponte Vecchioは、全体が1000億個のトランジスタで構成された巨大チップですが、全回路を47のタイル（チップレット）に分割し、5種類のプロセスノードでチップレットを作り分け、2.5D実装技術「EMIB」と3D実装技術「Foveros」を組み合わせたマルチチップパッケージで集積しています。最も高い性能が要求されるコンピュートタイルの製造にはTSMCの「N5（5nmノード）」を用い、I/O関連のベースタイルはIntelの「Intel 7ノード(従来は10nm Enhanced SuperFinで知られていたノード)」を用いて製造。パッケージ上で組み合わせています。異なるメーカーが違うプロセスで製造したチップレットを集積して出来上がるPonte Vecchioの姿からは、半導体のサプライチェーンがこれから大きく変化していくことを感じます。
後工程とテストを専門に請け負うOSAT（Outsourced Semiconductor Assembly & Test）は、来るべきHIをフル活用する時代を見据えた技術とサービスを着実に準備しています。台湾ASE Group Vice President Corporate R&DのC.P Hung氏は、「これまで、オンチップとオンボード、オフボードの通信プロトコルが標準化されていましたが、オンパッケージの部分だけ標準規格が欠けていました。ここを「Universal Chiplet Interconnect Express（UCIe）」が埋めたことで、極小のチップ内から極大の機器間まで、標準的なプロトコルをつないでシステムを構成できるようになりました。これによって、チップレットをより自由に集積できるようになります。私たちは、応用システムの技術要件に合わせて、HIに対応した、特徴の異なるさまざまなタイプの実装技術を用意しています。そして、より実装密度を高め、消費電力を削減できるHIソリューションを提供します」と語っています（図4）。
図4 ASE Group Vice President Corporate R&DのC.P Hung氏
情報通信システムの革新は、半導体の後工程の進歩が前提
パッケージは、ナノレベルのスケールで作られる半導体のダイと、ミリレベルで作られる応用機器/システムのプリント配線基板の間のスケール調整をする役割を担っています。すなわち、後工程技術は、物理的によりシステムに近い技術だと言えるのです。このため、後工程技術の仕様は、システムレベルで起きるイノベーションの影響を受けやすく、逆に後工程技術でのイノベーションはシステムアーキテクチャに新たな変革の題材を提供する傾向があります。
人工知能（AI）の研究者であるIBM Research Distinguished EngineerのRama Divakaruni氏は、深層学習（Deep Learning）を凌駕するインパクトをもたらすAIの進化の方向性を解説（図5）。さらなるAIの進化に向けて、半導体の微細加工技術の進歩とともに、後工程での技術革新が必要不可欠になることを訴えました。
図5 IBM Research Distinguished EngineerのRama Divakaruni氏の講演
深層学習の実用化によって、カメラで撮影した画像・映像に写っている対象物を、人間を上回る認識率で判別できるようになりました。ただし、深層学習は、「特化型AI（Narrow AI）」と呼ばれる、特定の種類のデータを対象に、特定の仕事だけを正確にこなすシステムです。Divakaruni氏は、今後、AIは「多様なデータを対象にして、多角的見地から判断を下す『拡張型AI（Broad AI）』、さらにはその先にさまざまな仕事をこなせる『汎用AI（General AI）』へと進化していきます」と語っています。そして、こうしたAIの進化の過程で、AI関連の処理を実行するシステムでは、演算性能を高めるだけでなく、演算器間や演算器とメモリーの間のデータ伝送を、これまでとは比較にならないほど増やせる技術が必要になります。そして、こうしたデータ伝送の高速化に、「高密度実装やHIが必要不可欠になります」（Divakaruni氏）と言います。
また、NTT 先端集積デバイス研究所 所長の竹ノ内弘和氏は、同社が掲げるネットワークとコンピューティング領域に変革をもたらす「IOWN(Innovative Optical and Wireless Network)構想」を支える光電融合デバイス技術について解説しました（図6）。IOWN構想とは、光を中心とした情報通信技術を活用し、これまでのインフラの限界を超えた高速大容量通信ならびに膨大な計算リソースなどを提供する構想です。簡単にいえば、伝送距離が長い領域から短い領域へと、電気信号で伝送していた通信を光信号に変え、最終的にはチップ内の信号伝送も光で伝送することを想定する野心的コンセプトです。これは、日本政府が掲げる「半導体・デジタル産業戦略（以降、半導体戦略）」の最終段階であるステップ3の中核を占める技術でもあります。
図6 NTT 先端集積デバイス研究所 所長の竹ノ内弘和氏
IOWN構想では、「電気信号を扱う回路と、光信号を扱う回路が混載して情報通信システムが構成されます。しかし、電気信号を扱う回路はシリコンで作る必要がありますが、光信号を扱う部分のレーザー素子などは、化合物半導体(InP、GaAs、GaN)の利用が不可欠になります。ここで半導体の後工程技術の進歩を期待します」と竹ノ内氏は言います。つまり、これらを上手に混載して、小型、低コスト、低消費電力のシステムを作るためには、HIが必要不可欠になるわけです。
これまで、微細加工技術の進歩は「More Moore」、3次元実装など後工程の進化は「More than Moore」と呼ばれ区別されていました。両社は確実に融合し、共進化しつつあることを感じさせるAPCSでした。